China ha pasado del incentivo a la orden. Tras las directrices pioneras de la municipalidad de Shanghái —que exigían que al menos el 50 % de los chips de cómputo y almacenamiento empleados en sus centros de computación inteligente fuesen de fabricación nacional en 2025— la pauta se ha extendido a escala estatal. El objetivo es inequívoco: reducir la dependencia de tecnología extranjera en plena guerra de chips, reforzar el despliegue de inteligencia artificial (IA) y blindar la infraestructura crítica frente a nuevas rondas de controles de exportación de Estados Unidos.
El movimiento llega mientras China multiplica los “intelligent computing centers” a lo largo del país (con cientos de proyectos anunciados en 2023‑2024) y presiona a su cadena de suministro para cubrir tanto entrenamiento como inferencia de modelos de IA. En paralelo, afloran retos prácticos: la portabilidad de modelos creados sobre CUDA (NVIDIA) hacia pilas alternativas como CANN (Huawei), así como la coexistencia de hardware mixto (doméstico y extranjero) dentro de los mismos centros de datos.
Aun con esas fricciones, el mandato del 50 % señala una prioridad de Estado. Pekín no solo quiere instalar más chips “made in China”; también busca un ecosistema completo: diseño (EDA), fabricación (foundries), empaquetado avanzado, software de bajo nivel y plataformas de ejecución para IA.
Claves del giro chino
- Cuotas obligatorias: los centros de datos públicos deberán superar el 50 % de adopción de chips nacionales (cómputo y almacenamiento).
- Respuesta geopolítica: Washington ha vetado o restringido GPU como H100/H800 y ha condicionado la venta de H20; Pekín reacciona acelerando “sustitución doméstica”.
- Despliegue de infraestructuras: China anuncia centenares de nuevos centros de datos para IA; algunos combinan chips locales con hardware extranjero.
- Transición técnica: migrar modelos y toolchains desde CUDA hacia CANN u otros entornos exige ingeniería, tiempo y talento.
- Avances visibles: casos como iFlytek (entrenando con Ascend de Huawei) y trabajos conjuntos SiliconFlow‑Huawei ejecutando DeepSeek R1 de forma competitiva en Cloud Matrix 384 indican progreso en inferencia y optimización.
¿Qué implica para el resto del mundo?
Mientras China interioriza producción, Estados Unidos y la Unión Europea impulsan subsidios y alianzas para re‑localizar parte de la cadena (TSMC en Arizona y Dresde, Intel en Ohio y Polonia, EU Chips Act). Las HBM (memorias de alto ancho de banda) —vitales para entrenar y servir modelos— son otro frente decisivo: SK hynix lidera la cuota en 2025, seguida de Samsung y Micron (datos de analistas del sector). Ese liderazgo condiciona la disponibilidad real de cómputo para IA.
La consecuencia inmediata es una fragmentación creciente del mercado: dos ecosistemas que evolucionan en paralelo, con estándares y software cada vez más dispares. Para los grandes compradores de computación (hiperescaladores, laboratorios de IA, banca, sector público), elegir una ruta u otra tendrá efectos a años vista en costes, rendimiento, compatibilidad y riesgo geopolítico.
Dónde se fabrican los chips (y de qué tipo): evolución reciente y horizonte 2025‑2027
A continuación se presenta una tabla comparativa (sintética) con hubs de producción, tipo de chip predominante y tendencia. No busca dar porcentajes exactos —que varían por nodo, volumen y calendario— sino situar los polos productivos y el tipo de producto. Se incluyen hitos y previsiones operativas (2025‑2027) admitidas por la industria.
Leyenda
• Lógica leading‑edge (≤ 5‑3 nm) / avanzada (7‑16 nm) / madura (≥ 28 nm)
• Memoria (DRAM/NAND/HBM)
• Aceleradores IA (GPU/ASIC)
• Tendencia: ▲ alza | ► estable | ▼ a la baja
Mapa de fabricación por regiones y tipos (2020‑2027e)
| Región / País | Principales actores / hubs | 2020‑2021 | 2022‑2023 | 2025 (realidad visible) | 2026‑2027 (previsión cualitativa) | Observaciones |
|---|---|---|---|---|---|---|
| Taiwán | TSMC (Hsinchu, Tainan, Kaohsiung) | Lógica leading‑edge (7‑5 nm) ▲ | 5‑4 nm ▲ | 3‑2 nm en rampa; packaging avanzado (CoWoS) ▲ | 2 nm a volumen; expansión CoWoS/HBM‑interposer ▲ | Centro neurálgico de GPU y CPU tope de gama; dependencia crítica global. |
| Corea del Sur | Samsung (Pyeongtaek, Hwaseong), SK hynix | Lógica (5‑4 nm), DRAM/HBM ▲ | HBM en auge; lógicas variando | HBM3/3e fuerte; lógica en transición ► | HBM4/stacking; lógicas avanzadas ► | SK hynix lidera HBM en 2025; Samsung reequilibra entre lógica y memoria. |
| EE. UU. | Intel (AZ, OH), TSMC AZ, Micron, Samsung TX | Lógica madura y media ► | Onshoring en marcha ▲ | Ramps de TSMC/Intel; memoria Micron; GPU (diseño) | Más capacity local (Intel 18A/14A), empaquetado avanzado ▲ | Subsidios (CHIPS Act) impulsan lógica avanzada y packaging; calendarios escalonados. |
| China | SMIC, YMTC, CXMT, ecosistema Huawei | Lógica madura (≥ 28 nm), NAND/DRAM ► | Avances pese a sanciones ▲ | Aceleradores propios; Ascend; NAND/DRAM doméstica; obligación ≥ 50 % en centros públicos ▲ | Mejora en maduro/medio; más chiplets y empaquetado; inferencia IA ▲ | Progreso en inferencia y despliegue; entrenamiento masivo aún dependiente de HBM “occidental”. |
| UE (Alemania/Polonia) | TSMC Dresden (2027e), Intel Polonia, Infineon, GlobalFoundries | Automoción/análogos ► | Programas EU Chips ▲ | Transición a nodos medios; potencia en power/automotive | TSMC 12‑16 nm/28 nm (prev.); power/automotive fuertes ▲ | Europa re‑ancla especialidades (automoción, potencia); lidera en equipos (ASML) y packaging selectivo. |
| Japón | Rapidus (Hokkaido, 2 nm piloto), Kioxia, Renesas | Memoria NAND; lógicas específicas ► | Alianza U.S.-Japan ▲ | Piloto 2 nm (Rapidus); NAND/HBM en ecosistema ► | Escalado 2 nm si el piloto madura ▲ | Gran potencia en materiales, equipos y memoria; 2 nm es apuesta estratégica a medio plazo. |
HBM (memoria para IA, 2025): liderazgo de SK hynix, seguida por Samsung y Micron; transición a HBM3e/HBM4 durante 2025‑2026, con foco en rendimiento térmico, apilado 12‑16 Hi y interconexiones con aceleradores tipo GPU/ASIC.
¿Qué cambia para centros de datos y compradores de cómputo?
- Elasticidad de suministro: incluso con más fábricas anunciadas, los cuellos de botella (HBM, empaquetado 2.5D/3D como CoWoS/SoIC) seguirán siendo determinantes.
- Riesgo geopolítico: los contratos de largo plazo incorporan cláusulas de fuerza mayor y diversificación multi‑región.
- Coste total de propiedad (TCO): la combinación chip + HBM + packaging y la disponibilidad de energía (cada vez más cara, e incluso sujeta a impuestos o cupos) influye en el TCO real de la IA.
- Pilas de software divergentes: CUDA/CuDNN frente a CANN y otras; mantener paridad de funcionalidades y rendimiento en marcos como PyTorch/TensorFlow con backends alternativos exigirá inversión sostenida.
China: del mandato del 50 % a la ejecución práctica
Ventajas esperadas
- Resiliencia: menos exposición a vetos, retenciones o delistings.
- Efecto arrastre: al exigir demanda, se financia la curva de aprendizaje local (rendimiento, yield, drivers, compiladores).
- Optimización vertical: alinear hardware, frameworks y centros de datos para cargas concretas (p. ej., inferencia a gran escala) permite mejorar eficiencia y capex.
Retos reales
- Entrenamiento tope de gama: sin acceso fluido a la última HBM y empaquetado 3D, competir en pre‑training gigante es más difícil.
- Talento y herramientas: formar y retener ingenieros de compiladores, kernels y schedulers es tan crítico como fabricar chips.
- Interoperabilidad: migrar repositorios, librerías y flujos MLOps al nuevo stack sin penalizar productividad.
¿Qué deben vigilar las empresas?
- Disponibilidad HBM y packaging: contratos con fabricantes, planificación 18‑24 meses, alternativas de memoria jerárquica (HBM + DDR + offload).
- Ruta tecnológica del proveedor: no basta con la hoja de datos del chip; importan roadmaps, drivers, compiladores y soporte.
- Energía y sostenibilidad: centros de datos con PUE competitivo, compras de energía 24/7 CFE y, a futuro, firmes (nuclear modular, hidráulica de bombeo, etc.).
- Cumplimiento regulatorio: ubicación de datos, ENS/NIS2/DORA en Europa, equivalentes en Asia/EE. UU., y export controls que afecten a repuestos y actualizaciones.
Mirando a 2026‑2027: cinco escenarios plausibles
- Doble carril estable: dos ecosistemas coexisten; interoperabilidad selectiva vía adapters y compilers.
- Normalización parcial: acuerdos de facto en formatos de modelos, operadores y runtimes que facilitan el multi‑vendor.
- Cuellos HBM persisten: la demanda de IA supera la oferta de HBM/packaging; se priorizan cargas de alto retorno (finanzas, hyperscale, defensa).
- Auge de chiplets: ensamblaje modular (CPU/GPU/NPU + HBM) con interposers y CXL para escalar memoria coherente.
- Eficiencia por software: técnicas de cuantización (FP8/INT4), sparsity y KV‑caching reducen el hambre de cómputo y memoria en inference at scale.
Preguntas frecuentes (FAQ)
¿Por qué China fija una cuota mínima del 50 % de chips nacionales en centros públicos?
Para reducir dependencia de proveedores extranjeros en infraestructuras críticas y acelerar la maduración de su cadena de valor local (diseño, fabricación, empaquetado, software).
¿Los chips chinos pueden sustituir YA a las GPU líderes de entrenamiento?
En inferencia (servir modelos entrenados) ya hay casos competitivos. En entrenamiento tope de gama, la disponibilidad de HBM y el ecosistema CUDA aún proporcionan ventaja a NVIDIA. La brecha se acorta, pero no está cerrada.
¿Cómo afecta al comprador internacional de cómputo?
Crecen las opciones, pero también la fragmentación. Conviene diseñar una arquitectura neutral donde el framework y el runtime permitan mover cargas entre proveedores con mínimos cambios.
¿Qué regiones serán más relevantes en 2026‑2027 para fabricar chips de IA?
Taiwán (TSMC) y Corea (HBM) seguirán siendo críticos; EE. UU. y UE incrementarán capacidad; China avanzará en nodos maduros/medios y empaquetado, con foco en IA doméstica.
vía: Revista Cloud
